Ein FPGA

Wissenschaftliche Berichte Band 12, Artikelnummer: 13912 (2022) Diesen Artikel zitieren

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Elektronische Systeme werden im Zuge der Digitalisierung unserer Welt immer allgegenwärtiger. Gleichzeitig erfahren selbst grundlegende Komponenten eine Welle von Verbesserungen, wobei jedes Jahr von Hunderten von Forschungs- und Entwicklungsgruppen weltweit neue Transistoren, Memristoren, Spannungs-/Stromreferenzen, Datenwandler usw. entwickelt werden. Bisher war das Arbeitstier zum Testen all dieser Designs eine Reihe von Laborinstrumenten, darunter Oszilloskope und Signalgeneratoren, um nur die beliebtesten zu nennen. Da die Komponenten jedoch immer komplexer werden und die Anzahl der Pins steigt, wird auch der Bedarf an paralleleren und vielseitigeren Testwerkzeugen immer dringlicher. In dieser Arbeit beschreiben und bewerten wir ein FPGA-System, das entwickelt wurde, um diesen Bedarf zu decken. Dieses Allzweck-Testsystem verfügt über eine 64-Kanal-Source-Meter-Einheit und (2\times) Bänke mit 32 digitalen Pins für digitale I/O. Wir zeigen, dass dieses Tischsystem \({170}\,\hbox {pA}\) aktuelles Grundrauschen, \({40}\,\hbox {ns}\) Impulsabgabe bei \(\pm { 13,5}\,\hbox {V}\) und \({12}\,\hbox {mA}\) maximaler Stromantrieb/Kanal. Anschließend demonstrieren wir den Einsatz des Instruments bei der Durchführung einer Auswahl von drei charakteristischen Messaufgaben: (a) Strom-Spannungs-Charakterisierung einer Diode und eines Transistors, (b) vollständig paralleles Auslesen eines Memristor-Crossbar-Arrays und (c) ein Integral-Non -Linearitätstest an einem DAC. Diese Arbeit stellt ein verkleinertes Elektroniklabor vor, das in einem einzigen Instrument verpackt ist und einen Wandel hin zu erschwinglicheren, zuverlässigeren, kompakteren und multifunktionaleren Instrumenten für neue elektronische Technologien ermöglicht.

Übersicht über das Instrument. (a) Bild der vollständig zusammengebauten Systemplatinen, einschließlich Basisplatine, Schnittstellentochterplatine für zu testende Geräte, FPGA-Entwicklungsplatine und Netzteilplatine. (b) Übersichtsblockdiagramm der Systemarchitektur, das die Parallelität und Modularität des Systems veranschaulicht. Analoge Verbindungen werden in Schwarz dargestellt, serielle Verbindungen in Grün, Parallelverbindungen in Blau und Stromversorgungsverbindungen in Rot.

Der Fortschritt der elektronischen Technologien beruht auf einer soliden Grundlage von Instrumentierungswerkzeugen, die von Einzelkomponenten wie Instrumentenverstärkern1 und High-End-Datenkonvertern2 bis hin zu kleinen Leiterplatteninstrumenten (PCB) für allgemeine Parametermessungen3,4 und Tischgeräten reichen wie Oszilloskope und Signalgeneratoren. Diese Instrumente haben die Grenzen dessen definiert, was gemessen und getestet werden kann, und spielen eine wichtige Rolle bei der Bestimmung der Produktivität von Laboren auf der ganzen Welt. Tatsächlich ist es insbesondere Letzteres, das zur Entwicklung spezieller Instrumente wie Lock-in-Verstärker5 und Spektrumanalysatoren6 geführt hat.

Im Laufe der Zeit nehmen sowohl die Vielfalt als auch die Komplexität der zu entwickelnden und zu prüfenden Schaltkreise zu. Betrachten wir als Beispiel die Geschichte der Instrumentierung für die aufstrebende Community von Speichergeräten (einschließlich Memristoren)7. Diese Geräte fungieren als elektrisch abstimmbare Widerstände und erfordern daher für ihre Charakterisierung analoge Instrumente. Typische Tests sind Strom-Spannungs-Durchläufe und inkrementelle Impulsprogrammierung8. Darüber hinaus werden memristive Bauelemente mit Resistive Random Access Memory (RRAM) sehr häufig als Crossbar-Arrays zur Berechnung von Skalarprodukten verwendet9. Dieser Bedarf hat zur Entwicklung leichter Instrumente geführt, bei denen Parallelität und Geschwindigkeit der Datenerfassung wichtiger sind als reine Genauigkeit10,11,12. Dies wiederum erforderte einen erheblichen Aufwand beim Schaltungsdesign, um die Auswirkungen von Sneak Paths13 zu mildern, die nachweislich über eine Vielzahl von Unvollkommenheitsmechanismen zu einer potenziell katastrophalen Beeinträchtigung der Auslesegenauigkeit führen können14,15. Dennoch wurden diese Instrumente auf Array-Ebene bald durch die zunehmende Komplexität von RRAM-Crossbar-Arrays mit der Popularisierung des sogenannten „1T1R“-Ansatzes16 verdrängt, bei dem jedes RRAM-Gerät mit einem „Auswahltransistor“ gepaart ist und nun einen neuen Satz von erfordert Steueranschlüsse für die Gates der Transistoren (wie später in Abb. 10 gezeigt). Parallel dazu haben Fortschritte in der RRAM-Technologie dazu geführt, dass Memristorzellen immer feinere Abstufungen ihrer Widerstandszustände ermöglichen17, was die Genauigkeitsanforderungen an die Instrumentierung nach oben getrieben hat.

Die beispielhafte Geschichte der RRAM-Instrumentierung verdeutlicht den Trend zu höherer Komplexität des „zu testenden Geräts“ und der „zu testenden Schaltung“, wobei zahlreiche weitere Beispiele leicht zu entnehmen sind, von Präzisionsverstärkern mit 20 Pins18 bis hin zu Mehrkanalschaltern und Datenkonvertern2, Mikrocontrollern19 usw Als Reaktion auf diesen Trend wurden mehrere Entwürfe für Testsysteme für allgemeine elektronische Geräte oder spezifische Geräte wie RRAM entwickelt. Wust, D. et al.20 haben eine Memristor-Prototyping-Umgebung auf Basis eines feldprogrammierbaren Gate-Arrays (FPGA) entwickelt, aber mit einer maximalen theoretischen Auflösung von \({740}\,\hbox {pA}\) kann dieses System keine detaillierteren Ergebnisse liefern Charakterisierungsaufgaben. Berdan, R. et al.10 implementierten ein Mikrocontroller-basiertes Vorabtestsystem für Memristor-Geräte, aber die Parallelität ist begrenzt. Wang, Y. et al.21 stellten ein Hochgeschwindigkeits-Antriebssystem für Phasenwechselspeichergeräte mit der schmalsten Impulsbreite von 500 ns vor. Dieses Werk hat jedoch nur eine Fahrerseite. Andere Arbeiten wie Merced-Grafals, E. et al.22 verwendeten kommerziell erhältliche Geräteanalysatoren, die über eine begrenzte Kanalzahl und Parallelität verfügen. In Fortsetzung unserer bisherigen Arbeit auf dem Gebiet der RRAM-Instrumentierung haben wir ein neues Instrument mit dem Ziel entwickelt, hochparallel zu sein, im Vergleich zu schwereren Tischgeräten konkurrenzfähig genau zu sein, leicht zu transportieren und flexibel genug zu sein, um Schaltkreise mit bis zu max von 128 Pins mit einer Reihe analoger und digitaler Quellen- und Messfunktionen.

In diesem Artikel stellen wir die wissenschaftlichen Beiträge vor, die sich aus der Entwicklung dieses neuen Instruments ergeben, nämlich: (i) den Entwurf und die Implementierung einer universellen, vollständig parallelen analogen Source-Meter-Einheit (SMU) mit 64 Kanälen und eingeführter spezieller Schaltung um (a) die Vorspannung im Strommodus und (b) die Fähigkeit zur Hochgeschwindigkeitspulsung zu ermöglichen (behandelt im Abschnitt „Systemimplementierung“) und (ii) das Benchmarking der Leistung der SMU in Bezug auf Genauigkeit, Grundrauschen und Pulsierungseigenschaften (Abschnitt „ Experimentelle Ergebnisse"). Darüber hinaus veranschaulichen wir anhand von drei praktischen Beispielen, wie das Instrument flexibel eingesetzt werden kann: Charakterisierung eines Transistors, Anbindung eines RRAM-Crossbar-Arrays und Test der differentiellen Nichtlinearität (DNL) eines Datenkonverters (im Abschnitt „Anwendungsbeispiele“) und schließen ab des Papiers (Abschnitt „Diskussion und Schlussfolgerungen)“ durch Erörterung der sich bietenden Möglichkeiten.

Das von uns entwickelte System ist in Abb. 1b dargestellt. Es umfasst ein vollständig paralleles SMU-Array mit 64 Kanälen und \(2\times) Bänke mit 32 digitalen Pins. Das Instrument verfügt außerdem über eine gemeinsame Stromquelle. Das gesamte System wird von einem FPGA EFM-03-Entwicklungsboard mit Xilinx XC7A200T-2FBG676I-Chip koordiniert und von einem PC gesteuert. Die Computersteuerung des Tools besteht aus einer Low-Level-Rust-Bibliothek, die eine Python-Anwendungsprogrammierschnittstelle (API) bereitstellt. Durch die Nutzung der Python-API wurde eine Qt-basierte grafische Benutzeroberfläche erstellt, die sich auf Tests auf Crossbar-Ebene konzentriert (Links zu den Repositorys finden Sie in der Erklärung zur Datenverfügbarkeit).

Das System wurde entwickelt, um parallele Tests mit hohem Durchsatz und hoher Genauigkeit zu ermöglichen. Das zusammengebaute Instrument ist in Abb. 1a dargestellt, mit der Standard-Schnittstellen-Tochterplatine (zum Anschluss an PLCC68-Pakete). Zu sehen sind auch die Netzteil-Tochterplatine und die FPGA-Entwicklungsplatine.

Das Hauptsubsystem der Platine ist der SMU-Kanal. Es besteht aus: (a) einem Transimpedanzverstärker mit programmierbarer Verstärkung (TIA), (b) einem unabhängigen Impulsgenerator für Hochgeschwindigkeitsimpulse und (c) einem Schalter, der dem Kanal den Zugriff auf die Stromquelle ermöglicht, wie in gezeigt Abb. 2a. Datenwandleranschlüsse werden wie in Abb. 2a gezeigt angeschlossen, um eine Vorspannung mit Digital-Analog-Wandlern (DACs) bereitzustellen. Dadurch kann der Kanal als abstimmbare Quelle fungieren oder Spannungen mit differenziellen Analog-Digital-Wandlern (ADCs) an ausgewählten Knoten zur Messung ablesen.

(a) ist ein Schema der Kanalarchitektur. Wichtige Drähte sind blau gekennzeichnet. Analogschalter sind rot gekennzeichnet. (b) ist eine schematische Darstellung der Struktur des Kanalclusters.

Die TIA-Struktur dient entweder als Quelle oder als Messgerät für den Input/Output (I/O)-Knoten. Im Spannungsquellenmodus ist der TIA-Rückkopplungspfad als Kurzschluss mit S2 und S5 verbunden, sodass der TIA als Eins-Gain-Puffer für den DAC+-Ausgang fungieren kann. Die für diesen Vorgang erforderliche Zeit wird durch die Anstiegsgeschwindigkeit der DAC+-Referenz bei \({0,4}\,\hbox {V}/{}\,\upmu \hbox {s}\) bestimmt. Um den Strom zu messen, wird der TIA mit S3-5 auf die entsprechende Verstärkung eingestellt, was zu einem Spannungsabfall über dem Rückkopplungspfad führt, der proportional zum Strom ist, der erforderlich ist, um den Knoten auf die gleiche Spannung wie DAC+ zu bringen. Bei geöffnetem Schalter S9 wird diese Spannung an den Eingang des ADC angelegt, unabhängig von der eingestellten Spannung der DAC+-Referenz. Es dauert etwa \({900}\,\upmu \hbox {s}\), bis sich der TIA in seinem empfindlichsten Bereich einpendelt und \({320}\,\upmu \hbox {s}\) einen Wert von 32 annimmt Stichprobendurchschnitt für etwa \({1,2}\,\hbox {ms}\) Gesamtverzögerung. Um die Spannung zu messen, kann der S9-Schalter geschlossen werden, wodurch der ADC gegen Masse und nicht gegen den TIA-Ausgang referenziert wird. Dies kann entweder \({10}\,\upmu \hbox {s}\) oder \({320}\,\upmu \hbox {s}\) dauern, je nachdem, ob Mittelung verwendet wird.

Der für dieses Design ausgewählte Verstärker wurde wegen seines niedrigen Ruhestroms und Eingangsruhestroms ausgewählt, was jedoch auf Kosten des Frequenzgangs geht, mit einem Verstärkungsbandbreitenprodukt von nur \({2,5}\,\hbox {MHz}\) . Dies begrenzt zwar die Geschwindigkeit, mit der sich der TIA stabilisieren kann, die für eine aktuelle Messung erforderliche Zeit ist jedoch nur geringfügig länger als bei früheren Arbeiten23. Dennoch reduziert die Möglichkeit, eine ganze Zeile eines Arrays auf einmal zu lesen, die zum Lesen eines 32 x 32-Arrays erforderliche Zeit um den Faktor 20 bis 80, abhängig vom Zustand der Geräte im Array. Die analogen Schalter wurden für ein Gleichgewicht zwischen niedrigem Einschaltwiderstand und Ladungsinjektion mit \({9,5}\,{\Omega }\) bzw. \({4}\,\hbox {pC}\) ausgewählt.

Der Hochgeschwindigkeits-Impulstreiber ist mit einem komplementären MOSFET-Paar implementiert, das die Ausgangsleitung auf die Spannung eines der beiden DAC-Kanäle treiben kann. Diese Konnektivität ermöglicht eine variable Impulsamplitude und ermöglicht eine hohe Geschwindigkeit, indem der Pfad zwischen Ladungslieferant und I/O-Leitung sehr einfach und mit niedriger Impedanz gehalten wird. Biphasische Impulse können über Geräte mit zwei Anschlüssen aufgebaut werden, indem zwei Kanäle zwischen \(V_+>0\) und 0 bzw. \(V_-<0\) und 0 schwingen.

Der Schalter S1 verbindet die I/O-Leitung mit der gemeinsamen Stromquelle, um eine Stromvorspannung zu ermöglichen. Wenn ein Parallelbetrieb erforderlich ist, kann die Stromvorspannung auch durch die TIA mithilfe der sukzessiven Näherung erreicht werden, eine präzise Stromsteuerung erfordert jedoch einen dedizierten Schaltkreis, der zu groß ist, um in den Kanal aufgenommen zu werden. Durch die gemeinsame Nutzung könnte eine komplexere dedizierte Stromquelle entworfen werden, um Sub-nA-Ströme zu liefern oder abzusenken, was eine Stromvorspannung von Widerstandsgeräten im \(\hbox {G}\Omega \)-Maßstab ermöglicht. Die Stromquellenschaltung enthält außerdem eine Präzisionsspannungsreferenz, die zur Kalibrierung des ADC an jeden Kanal angeschlossen werden kann. Auf einer höheren Ebene werden die einzelnen SMU-Kanäle zu Achter-Clustern zusammengefasst (Abb. 2b). Dadurch kann jeder Cluster einen 8-Kanal-18-Bit-ADC und einen 16-Kanal-16-Bit-DAC gemeinsam nutzen. Um die Anzahl der Steuerpins pro Cluster weiter zu reduzieren, werden die Steuersignale des Hochgeschwindigkeitstreibers über eine Reihe analoger Schalter zu einem einzigen Paar zusammengefasst. Der in diesem Design verwendete analoge Schalter-IC verfügt über ein integriertes serielles FIFO-Register, sodass die Schalter aller Kanäle in einem Cluster in einer einzigen seriellen Verkettung gesteuert werden können. Die seriellen Switch-, ADC- und DAC-Leitungen jedes Clusters sind in einem Bus zusammengefasst, der in der Mitte der Platine verläuft und als serieller Trunk bezeichnet wird. Der Cluster ist physisch so angeordnet, dass sich alle Steuersignale auf einer Seite befinden, die Messleitungen auf der anderen und die Versorgungsschienen senkrecht auf einer anderen Ebene verlaufen. Jeder Cluster nutzt außerdem dieselben Steuersignale für die Hochgeschwindigkeitstreiber. Kanäle in separaten Clustern können asynchrone Impulse erzeugen, Kanäle im selben Cluster jedoch nicht.

Das nächste Subsystem sind die digitalen Pin-Banken. Die erste Bank mit 32 Kanälen (die „Selektor“-Bank) ist ein reiner Ausgangssatz, der Transistor-Gates ansteuern soll. Dies wurde entwickelt, um den Anforderungen von Auswahltransistoren in RRAM-Arrays24 gerecht zu werden. Dadurch können die HI- und LO-Spannungen beliebig eingestellt werden, sind aber für die gesamte Bank gleich. Darüber hinaus sind sowohl die Antriebsstärke als auch die Geschwindigkeit relativ gering. Die zweite Bank (die „arbiträre Logikbank“) ist ein konventionelleres volldigitales I/O-System, das ausschließlich auf GND bezogen ist. Es ist dazu gedacht, digitale Pins auf Testchips anzusteuern oder von ihnen auszulesen.

Abbildung 3 zeigt das Konzeptdiagramm der digitalen Schnittstelle, die die Lücke zwischen der Software auf PC-Ebene und den analogen Schaltkreisen der Leiterplatte schließt. Die Grundstruktur der digitalen Schnittstelle enthält einen USB 3.0 IP-Core, einen First-In-First-Out (FIFO)-Puffer, Blockspeicher, eine Übertragungsschicht und eine Kontrollschicht. Der Befehlssatz wurde für die Übersetzung eines relativ kleinen Satzes von High-Level-Operationen in die „Board-Sprache“ entwickelt. Dies sind: Kanäle auswählen, Impulse aussenden, aus Kanal(en) lesen sowie Strom einstellen (für die gemeinsame Stromquelle) und einige weitere spezielle Befehle. In der Hardware bedeutet dies die Konfiguration der Hochgeschwindigkeits-Impulsantriebe, DACs, ADCs, Schalter und digitalen Pins. Alle erweiterten Funktionen können durch eine Kombination der Grundbefehle ausgeführt werden. Die Übertragungsschicht führt die Übersetzung von Anweisungen auf PC-Ebene auf PCB-Ebene durch und die Steuerschicht führt letztere aus.

Beispielsweise benötigt ein einfacher Schreibvorgang Befehle zum Konfigurieren des Hochgeschwindigkeitsimpulstreibers und der SMU-Kanalschalter (siehe Abb. 2a). Informationen wie Spannungsimpulsamplitude, Impulsbreite und Zielgeräte werden am PC verarbeitet und umgewandelt. Anschließend empfängt das FPGA die Befehle über USB3.0, konfiguriert den Zielkanal und löst dann den Impuls aus. Bei einem einfachen Lesevorgang fließen Informationen in die entgegengesetzte Richtung. Befehle für DACs und ADCs werden gesendet, um die Vorspannung zu konfigurieren und die Spannungsauslesung in den ausgewählten Kanälen zu starten. Die Messergebnisse werden vorübergehend im On-Chip-Speicher des FPGA gespeichert und warten darauf, dass der PC zur Verarbeitung bereit ist. Um die Übertragungs- und Verarbeitungsgeschwindigkeiten auf PC- und FPGA-Seite anzupassen, puffert ein FIFO den PC-zu-FPGA-Downlink und ein Blockspeicher den Uplink. Der FIFO kann derzeit nur ein Befehlspaket aufnehmen, wird aber irgendwann auf 32+ Befehle erweitert.

Digitale Schnittstellenhierarchie. Die Geschwindigkeit des internen Datenbusses beträgt 3,2 Gbit/s.

Alle IPs innerhalb des FPGA sind über ein Advanced eXtensible Interface (AXI) verbunden. AXI ist eine universelle Hochgeschwindigkeits-Hochleistungsschnittstelle, die typischerweise in Mikrocontrollersystemen25 verwendet wird. Die Burst-basierte Eigenschaft von AXI und der 100-MHz-FPGA-Systemtakt ermöglichen interne Datenübertragungsraten von bis zu 3,2 Gbit/s. Der von uns verwendete USB3.0 IP26 eines Drittanbieters generierte auch einen 100-MHz-Takt für den USB-Controller-Chip CYUSB301427, was die gleiche maximale Datenrate von 3,2 Gbit/s für die Kommunikation über USB ergibt.

Das Benchmarking des Instruments umfasste die Durchführung einer Reihe von Experimenten zur Bestimmung des Grundrauschens von Spannungs- und Stromlesevorgängen, der Auslesegenauigkeit von Testwiderständen, der bei Verwendung der Schreibfunktionen des Systems erhaltenen Impulseigenschaften und einiger grundlegender Daten dazu Funktionalität der digitalen Endgeräte.

Um das Grundrauschen von 32 durchschnittlichen Spannungsmesswerten zu beurteilen, haben wir einen Kanal geerdet (Abb. 4) und 10.000 Spannungsmesswerte erfasst, wie in Abb. 5a dargestellt. Die Spannungsmesswerte erstreckten sich größtenteils über drei aufeinanderfolgende ADC-Codes. Mithilfe eines Gaußschen Rauschmodells haben wir die Standardabweichung (sd) von \({66}\,{\upmu \hbox {V}}\ geschätzt, obwohl dies möglicherweise nicht genau ist, da die Varianz eine ähnliche Größenordnung wie der Quantisierungsfehler hat .

(a) Funktionsschema des Kanals aus Abb. 2a. (b) Übersichtsschema, das die im Test verwendete Belastungskonfiguration angibt.

Um das Grundrauschen von 32 durchschnittlichen Strommesswerten zu beurteilen, haben wir einen Kanal als TIA mit einer Referenz von \({-0,5}\,\hbox {V}\) konfiguriert und so die Testlast dieser Spannung ausgesetzt. Anschließend haben wir verschiedene Widerstände zwischen dem Eingangsknoten und Masse angeschlossen, um einen Vorstrom zu erzeugen, der den Kanal dazu zwingt, automatisch einen bestimmten Bereich auszuwählen (Abb. 4), und dann 10.000 Messwerte in jedem Bereich erfasst, wie in Abb. 5 dargestellt. Die Unsicherheit in den Messwerten des Instruments wurde so ermittelt. Für den \({820}\,{\Omega }\)-Bereich haben wir einen \({2.2}\,\hbox {k}\Omega \)-Widerstand angeschlossen. Wie bei den Spannungsmesswerten erstreckten sich die Ergebnisse in diesem Bereich meist über nur drei aufeinanderfolgende ADC-Codes (Abb. 5b). Dies legt nahe, dass das Rauschen in diesem Bereich vom ADC-Rauschen und dem Quantisierungsfehler dominiert wird. Mithilfe eines Gaußschen Rauschmodells haben wir den sd von \({48}\,\hbox {nA}\) geschätzt. Der Test wurde mit einem \({16,4}\,\hbox {k}\Omega \)-Widerstand wiederholt, der auf den \({110}\,\hbox {k}\Omega \) TIA-Verstärkungsbereich abzielte (Abb. 5c) . Die Verteilung war annähernd gaußförmig mit einem SD von \({1,6}\,\hbox {nA}\) oder ungefähr 5 LSB. Um den TIA-Bereich \({15}\,\hbox {M}\Omega \) zu testen, ließen wir den TIA-Eingang offen und erhielten sd von \(\sigma ={57}\,\hbox {pA}\) oder etwa 22 LSB. Die Fehlerverteilung in diesem Bereich entsprach nicht der Gaußschen Verteilung, die in Tests anderer Bereiche erhalten wurde. Experimente zeigten, dass das verlängerte Ende der Verteilung auf Netzstörungen zurückzuführen war: Bei jedem Test blieben die Drähte, mit denen die Widerstände für vorangegangene Tests verbunden waren, an Ort und Stelle; Das Entfernen dieser (und damit die Reduzierung der Länge der schwebenden Eingabeleitung) führte zu einer geringeren Unsicherheit. Die Eingangsleitungen des Kanals fungieren als Antenne und sammeln die von nahegelegenen Netzkabeln abgestrahlte Energie. Alle hier dargestellten Ergebnisse für den niedrigsten Strombereich beziehen sich auf die zur Minimierung von Antenneneffekten entfernten Testdrähte. Dies könnte wahrscheinlich durch den Betrieb des Instruments in einer schalltoten Kammer, das Hinzufügen einer Lastkapazität oder andere gute Messtechniken, die unabhängig vom Instrument angewendet werden, vermieden werden.

Histogramme, die die Rauscheigenschaften der verschiedenen Messmodi zeigen. Alle Histogramme haben einen Bin pro ADC-Code mit Breiten von \({78,1}\,\upmu \hbox {V}\), \({47,6}\,\hbox {nA}\), \({355}\, \hbox {pA}\) bzw. \({2.60}\,\hbox {pA}\). (a) 10k-Punkt-Histogramm eines Auslesespannungsfehlertests (V=GND), überlagert mit der Schätzung der Gaußschen Verteilung. Wir erhalten \(\sigma ={66}\,{\mu \hbox {V}}\). (b–d) 10.000 Punkthistogramme aktueller Auslesetests, überlagert mit Schätzungen der Gaußschen Verteilung. (b) \({820}\,{\Omega }\) TIA-Bereich ergibt \(\sigma ={48}\,\hbox {nA}\). (c) der \({110}\,{\hbox {k}\Omega }\) TIA-Bereich ergibt \(\sigma ={1,6}\,\hbox {nA}\). (d) der TIA-Bereich \({15}\,\hbox {M}\Omega \) ergibt \(\sigma ={57}\,\hbox {pA}\).

Wir haben den „vernünftigen Worst-Case“-Proportionalstrommessfehler über den vorgesehenen Betriebsbereich des Instruments berechnet, indem wir einen Messfehler von \(3\sigma \) angenommen haben (Abb. 6). Strommessungen von mehr als \({16}\,\hbox {nA}\) können mit einer Genauigkeit von 1 % bei einer Abtastrate von \({833}\,\hbox {Hz}\) durchgeführt werden. Messungen über \({3,4}\,\hbox {nA}\) und \({1,7}\,\hbox {nA}\) können mit einer Genauigkeit von 5 bzw. 10 % durchgeführt werden. Die Berechnung legt nahe, dass wir bei einer Vorspannung von \({0,5}\,\hbox {V}\) einen Widerstand von Geräten bis zu \({100}\,\hbox {M}\Omega \) ablesen können Die Präzision beginnt nachzulassen. Insgesamt ist die Auflösung und das Rauschverhalten des Instruments eine Kombination aus den Grundleistungen der für seinen Zusammenbau ausgewählten Schlüsselkomponenten und der zusätzlichen Mittelung im FPGA. Mit weiterer Mittelung kann es möglich sein, den maximalen Widerstand auf \(\ approx {1}\,\hbox {G}\Omega \) zu erhöhen, aber sinkende Renditen werden praktische Grenzen setzen. Der Effekt der Änderung der Messwiderstände ist in der Abbildung deutlich als stufenweise Diskontinuität in der Fehlergröße zu erkennen.

Diagramm, das den vorhergesagten absoluten Fehler basierend auf dem aktuellen Rauschfehler \(3\sigma \) zeigt.

Oszilloskop erfasst eine Vielzahl von Impulsen, die mit dem Hochgeschwindigkeits-Impulsgenerator erzeugt werden. (a) +VE-Impulse beginnend bei \({0}\,\hbox {V}\). (b) −VE-Impulse beginnend bei \({-0,5}\,\hbox {V}\). (c) +VE-Pulse symmetrisch um \({0}\,\hbox {V}\). (d) Kontinuierliche Impulse beginnend bei \({3}\,\hbox {V}\).

Hier haben wir die Qualität der von den Hochgeschwindigkeitstreibern erzeugten Impulse kurzer Dauer sowie die Verzögerungsinkongruenz zwischen den Kanälen getestet. Wir haben eine Reihe von Impulsen mit unterschiedlichen hohen und niedrigen Werten in Schritten von \({10}\,\hbox {ns}\) zwischen der minimalen Impulsbreite (\({40}\,\hbox {ns}\) befohlen. ) und \({160}\,\hbox {ns}\) und den Ausgang der Treiberschaltung gemessen. Obwohl das Instrument in der Lage ist, Impulse mit hohen und niedrigen Zuständen überall im Bereich der DACs bei \(\pm {13,5}\,\hbox {V}\) zu erzeugen, konnten wir nur Impulse zwischen \(\pm) testen {5}\,\hbox {V}\) aufgrund der Grenzen der verfügbaren Hochgeschwindigkeitssonden. Es wurde festgestellt, dass Wiederholungsraten über \({1}\,\hbox {MHz}\) bei längeren Tests zu einer erheblichen Erwärmung der Treiberschaltkreise führen, kürzere Impulsfolgen mit einer Wiederholungsrate von bis zu \({12,5}\,\ hbox {MHz}\) sollte möglich sein. Die Anstiegs- und Abfallzeiten waren alle vergleichbar und lagen bei 2–4 ns (Abb. 7). Wir haben eine maximale Abweichung von \({1,5}\,\hbox {ns}\) zwischen den Kanälen beobachtet. Dies ist klein genug, um differenzielle Schreibvorgänge zu ermöglichen (z. B. die im Abschnitt „Subsystemübersicht“ beschriebenen biphasischen Impulse).

Das Instrument verfügt über zwei Bänke mit digitalen Kanälen (Tabelle 1): eine „Selektor“-Bank mit 32 seriell adressierten digitalen Ausgängen und eine „Arbitrary Level Logic“-Bank mit 32 IO-Pins.

Die „Selektor“-Bank unterstützt HI- und LO-Spannungen überall im gesamten \(\pm {13,5}\,\hbox {V}\)-Bereich bei einer garantierten Mindestauflösung von \({600}\,\mu \hbox {V }\). Die Anstiegszeiten werden durch eine \(~{100}\,\hbox {ns}\) Schalterschließzeit plus dem durch den Einschaltwiderstand des Schalters definierten RC (\({9,5}\,{\Omega }\) bestimmt. ). Die Abfallzeiten werden durch den RC einer Pulldown-Schaltung mit \(R_{PD} = {8,2}\,\hbox {k}\Omega \) bestimmt. Die Schaltung ist so konfiguriert, dass der Benutzer die nominale HI-Spannung niedriger als LO einstellen kann, wodurch die Rollen des Schalters und des Pull-Down-/Up-Widerstands vertauscht werden. Dies kann beispielsweise dann verwendet werden, wenn eine sehr schnelle Abfallzeit erforderlich ist. Die minimale Impulslänge an jedem Pin beträgt ca. \({1.3}\,\upmu \hbox {s}\). Dies wird durch die Zeit begrenzt, die zum Schreiben in die seriellen Register erforderlich ist, die die Selektorzustände steuern.

Die „Arbitrary Level Logic“-Bank ist eine konventionellere Anordnung bidirektionaler Levelshifter-ICs mit einem wählbaren HI-Pegel zwischen 1,8 und 5,5 V und einer Auflösung von \({120}\,\upmu \hbox {V}\) . Diese Bank wird parallel direkt über die FPGA-IO-Pins betrieben und kann daher mit einer viel höheren Frequenz arbeiten als die Auswahlbank. Die Pegelumsetzer haben typische Anstiegs- und Abfallzeiten zwischen \({1,3}\,\hbox {ns}\) und \({4}\,\hbox {ns}\), abhängig vom eingestellten Spannungspegel. Die typische Ausbreitungsverzögerung hängt auch vom gewählten Spannungspegel ab und liegt typischerweise unter \({8}\,\hbox {ns}\), außer bei sehr niedrigen Spannungspegeln, wo die Verzögerung in der Ausgangskonfiguration bis zu \({8}\,\hbox {ns}\) betragen kann. ({20}\,\hbox {ns}\).

Um den allgemeinen und vielseitigen Charakter des entwickelten Instruments zu veranschaulichen, haben wir eine Reihe von drei Beispielaufgaben durchgeführt, wie unten gezeigt. Zunächst wurde eine klassische Komponentencharakterisierungsroutine an einem Widerstand, einer Diode und einem Transistor durchgeführt. Zweitens wurde eine Reihe von Auslesevorgängen an einem Crossbar-Array durchgeführt. Drittens wurden die I/O-Eigenschaften und die DNL eines DAC-ICs gemessen. Dieser Aufgabenbereich deckt ein breites Spektrum von Communities ab, die von der Geräteentwicklung und neuen Technologien bis hin zu eher traditionellem Schaltungsdesign und Komponententests reichen. Alle Einzelkomponententests wurden mit einer ZIF-Sockel-Tochterplatine durchgeführt, wie in Abb. 11a dargestellt.

Zuerst haben wir einen \({10}\,\hbox {M}\Omega \)-Widerstand zwischen zwei SMU-Kanälen angeschlossen und die IV-Sweep-Fähigkeit demonstriert. Ein Kanal war für die Ansteuerung einer beliebigen Spannung konfiguriert, der andere für die Strommessung. Es wurde ein IV-Sweep zwischen \(\pm {2}\,\hbox {V}\) mit Schritten von \({4}\,\hbox {mV}\) durchgeführt. Die Ergebnisse sind in Abb. 8a dargestellt. Der gleiche Test wurde dann mit einer Kleinsignaldiode 1N4148 durchgeführt (Abb. 8b). Wir stellen fest, dass alle Ergebnisse über dem Grundrauschen liegen, selbst im Sperrvorspannungsbereich. Beim Diodentest wurden Datenpunkte von \({0,75}\,\hbox {V}\) und höher in dieser Abbildung weggelassen, da der schnell ansteigende Vorwärtsstrom den TIA sättigt und die Spannung an der Diode nicht mehr vorhanden ist kontrolliert.

Als nächstes haben wir einen 2N7000 nFET getestet, der die gleichzeitige Steuerung von drei SMU-Kanälen erfordert. Zuerst haben wir seine Drain-Source-Spannung \(V_{DS}\) auf \({1}\,\hbox {V}\) eingestellt und die Gate-Source-Spannung \(V_{GS}\) zwischen 0- 4V, was zu Abb. 8c führt. Unten ca. Bei ca. 1V erreichen wir den Grundrauschen, oberhalb ca. 2,4 V schlagen wir wie bei der Diode zuvor sanft an. Zweitens führten wir eine Reihe von \(V_{DS}\)-Sweeps zwischen 0 und 4 V bei verschiedenen \(V_{GS}\)-Pegeln durch, wie in Abb. 8d gezeigt.

IV-Eigenschaften einer kleinen Auswahl von Komponenten. (a) IV-Sweep eines \({10}\,\hbox {M}\Omega \)-Widerstands. (b) IV-Sweep einer 1N4148-Diode von \({-2}\,\hbox {V}\) bis \({0,75}\,\hbox {V}\). c) Gate-Anschluss- und d) Drain-Anschluss-Sweeps eines 2N7000 nFET.

Das Gerät ist in der Lage, Crossbar-Arrays zu steuern und parallele Lese- und parallele Schreibvorgänge durchzuführen. Die allgemeinen Lese- und Schreibkonfigurationen, die in der RRAM-Community verwendet werden, bilden eine anschauliche und lehrreiche Reihe von Aufgaben, um zu veranschaulichen, was häufig mit Berechnungen auf Array-Ebene verbunden ist. Abb. 10 zeigt einige Beispiele für das Lesen und Schreiben in ein wählerloses Crossbar-Array (ab) sowie die Anbindung eines Arrays mit Transistor-basierten Selektorgeräten (cd) zum Lesen oder Schreiben. In allen Fällen kann das Array konzeptionell in die „aktive Wortleitung“, auf die eine Vorspannung angewendet wird, die „aktive Bitleitung“, von der aus wir messen können, und die inaktiven Wort- und Bitleitungen, die zur Vermeidung von Sneak angemessen gehandhabt werden müssen, aufgeteilt werden Pfadprobleme. Im Fall des selektorbasierten Arrays müssen wir auch die Selektoranschlüsse steuern.

Im Allgemeinen erfordern Wort- und Bitleitungen eine analoge Steuerung (sowohl für angelegte Spannung/Strom als auch für das Auslesen), während die Auswahlanschlüsse in beiden Modi verwendet werden können. SMU-Kanäle können jeder Leitung zugeordnet werden, die eine analoge Steuerung erfordert, und ermöglichen alle in Abb. 10 gezeigten Betriebsoptionen sowie andere (z. B. wenn wir schreiben, indem wir die aktive Wortleitung auf \(+V_{WRITE}/2\) erhöhen und die festlegen aktive Bitleitung zu \(-V_{WRITE}/2\) und alle inaktiven Leitungen geerdet halten). Zum Schreiben können entweder die Hochgeschwindigkeitsimpulsgeneratoren oder der TIA verwendet werden. Beliebige Wellenformen und langsamere Impulse können durch In-Operando-Variation des DAC+-Anschlusses jedes Kanals erreicht werden. Mit 64 SMU-Kanälen kann das System bis zu \(32\times 32\) wählerlose Crossbar-Arrays oder 21x21-Arrays mit Transistorselektoren unter analoger Steuerung verarbeiten. Wenn die Selektoren mithilfe der speziellen digitalen Selektoranschlüsse zufriedenstellend gesteuert werden können, wird ein \(32\times 32\)-Array mit Transistorselektoren unterstützt.

Array-Lesevorgänge für ein \(32\times 32\)-Widerstandsarray. (a) zeigt das Array wie entworfen, mit Widerständen im Bereich von \({1}\,\hbox {k}\Omega \) bis \({15}\,\hbox {M}\Omega \). Der Farbbalken ist von \({1}\,\hbox {k}\Omega \) bis \({20}\,\hbox {M}\Omega \) skaliert. (b) zeigt das Array, wie es in Spalten gelesen wird. (e) zeigt den proportionalen Fehler von b. (c) zeigt das Array, wie es in Zeilen gelesen wird. (f) zeigt den proportionalen Fehler von (c).

Für diese Arbeit haben wir uns entschieden, eine Auslesung an einem physischen (32\times 32\) wählerlosen Kreuzschienenarray von SMD-Widerständen zu demonstrieren (Abb. 9d). Das Verhalten eines RRAM-Arrays kann als Widerstand für eine einzelne Lesespannung angenähert werden, und dieses Array liefert bekannte Impedanzen, aus denen der Lesefehler berechnet werden kann. Das verwendete Schema ist in Abb. 10a zu sehen: Die aktive Wortleitung wird mit der DC-Auslesespannung vorgespannt und die aktiven Bitleitungen werden durch den Messaufbau auf virtuelle Masse gelegt. Beim leitungsparallelen Lesen sind alle Bitleitungen gleichzeitig aktiv. Es werden mehrere Messwerte erfasst und dann gemittelt, um die Präzision zu verbessern (32 in unserer Implementierung). Natürlich führen Leitungswiderstände und kleine Fehler in den DAC-Ausgangsspannungen, die sich auf die ausgelesenen SMU-TIAs usw. beziehen, zusammen, um über Schleichpfade einige Fehler einzuführen. Wir versuchten, das Ausmaß dieser Mängel in unseren nachfolgenden Messungen abzuschätzen.

Grundlegende Lese- (a) und Schreiboperationen (b) für wählerlose Crossbar-Arrays. (c) und (d) zeigen die gleichen Operationen für selektorfähige Arrays. Rote, blaue und schwarze Geräte entsprechen ausgewählten, halb ausgewählten und nicht ausgewählten Geräten. Geplante Strompfade werden in Grün angezeigt, Schleichpfade in Gelb.

Das Array verwendete 1 % Widerstände von \({1}\,\hbox {k}\Omega \) bis \({10}\,\hbox {M}\Omega \) und 5 % Widerstände von \({15} \,\hbox {M}\Omega \); sein nominelles Design ist in Abb. 9a dargestellt. Um die Auslesegenauigkeit zu testen, führten wir einfach eine zeilenparallele Auslesung für jede Zeile durch und berechneten dann den Bruchfehler \(|(R_{\text {Messwert}}-R_{\text {tatsächlich}})/R_{\text {aktuell}}|\). Da das Array quadratisch ist, könnten wir dasselbe physische Array verwenden, um zwei separate Tests durchzuführen: einen für das Array im Ist-Zustand und einen anderen mit um \(90^o\) gedrehtem Array. Dadurch können wir das bekannte Problem veranschaulichen, dass der an jedem Punkt im Array gelesene Wert von den Zuständen seiner Nachbarn abhängt14.

Bei der von uns verwendeten Leseoperation stellten wir fest, dass die Nichtübereinstimmung der TIA-Referenzen von Bitleitung zu Bitleitung die Genauigkeit beeinträchtigte, wenn wir versuchten, hochohmige Widerstände mit niederohmigen Widerständen auf derselben Bitleitung zu messen. Selbst kleine Spannungsunterschiede zwischen Bitleitungen können dazu führen, dass zwischen ihnen nicht triviale Kriechströme fließen, wenn beide Leitungen über eine niederohmige Verbindung zu einer inaktiven Wortleitung verfügen. Die Spannungsdifferenz von Kanal zu Kanal beträgt normalerweise nur \({500}\upmu \hbox {V}\), aber wenn das Verhältnis zwischen dem kleinsten Gerät auf einer Bitleitung und dem gelesenen Gerät mit dem Verhältnis zwischen den gelesenen Geräten vergleichbar ist Spannung und die Nichtübereinstimmungsspannung, dann wird die Genauigkeit beeinträchtigt. In unserem Test wurde eine Lesespannung von \({5}\,\hbox {V}\) verwendet, was ein Verhältnis von 10000 ergibt. In einer Konfiguration, in der die Geräte auf einer Bitleitung weitgehend den gleichen Wert haben (Abb. 9b), beträgt die Die Leistung ist ausgezeichnet: 802 von 1024 Widerständen wurden mit einem Fehler von weniger als 5 % gemessen (Abb. 9e). Aus der anderen Richtung (Abb. 9c) beträgt das Verhältnis zwischen den größten und kleinsten Geräten auf den meisten Bitleitungen 15.000. In dieser Konfiguration wurden nur 171 von 1.024 Widerständen mit einem Fehler von weniger als 5 % und 758 mit weniger als 100 % gemessen. Fehler (Abb. 9f). Das Instrument wurde für dieses Experiment manuell kalibriert, der ADC-Offset wurde jedoch nicht berücksichtigt (typ. \(\pm {160}\,\upmu \hbox {V}\)). Daher kann die Offset-Spannung von Kanal zu Kanal höher sein als erwartet. Durch die automatische Kalibrierung wird dieses Problem gemildert. Da die Auflösung eines Spannungslesevorgangs größer ist als die DAC-Auflösung, sollte es möglich sein, den Kanal-zu-Kanal-Offset zu messen und mithilfe der Entfaltung genauere Werte zu erhalten. Dies würde jedoch den Rahmen dieses Artikels sprengen.

Ergebnisse eines automatisierten Tests eines AD558J DAC (a) im \({2,56}\,\hbox {V}\)-Bereich. (b) zeigt die Ausgabe von Code 0 bis Code 255. (c) zeigt die normalisierte differenzielle Nichtlinearität.

Für unseren letzten Test haben wir die Tochterplatine des vorherigen Tests gegen eine spezielle Version mit einem 48-Pin-ZIF-Sockel ausgetauscht (siehe Abb. 11a) und damit einen AD558J DAC2 getestet. Wir haben die Eingangs-/Ausgangsübertragungseigenschaften (digitaler Code zum analogen Ausgang) und die differenzielle Nichtlinearität (DNL) gemessen. Der IC wurde im ZIF-Sockel montiert (Abb. 11a) und die Platine mit Jumpern konfiguriert, um die Pins 1-8 mit digitalen Ausgängen und Pin 11 mit einer Bordstromversorgung zu verbinden.

Die Pins 9, 10, 12, 13 und 16 wurden mit analogen Kanälen verbunden und die Pins 14 und 15 wurden mit Überbrückungsdrähten mit Pin 16 kurzgeschlossen. Die analogen Kanäle an den Pins 9, 10, 12 und 13 wurden geerdet und die Versorgungspins wurden auf \({10}\,\hbox {V}\) eingestellt. Diese Konfiguration stellt den IC als \(0-{2,56}\,\hbox {V}\) DAC mit transparenten Eingangslatches ein. Die digitalen Eingänge wurden dann schrittweise durch alle Eingangscodes geführt und bei jedem Schritt die Spannung an Pin 16 gemessen (Abb. 11b). Wir beobachteten eine maximale DNL von 0,5 LSB (Abb. 11c), was der im Datenblatt angegebenen DNL entspricht. Die hier verwendete Tochterplatine war mit Jumpern konfiguriert, eine Version, die auf analogen Matrixschaltern basiert, könnte jedoch einen höheren Automatisierungsgrad ermöglichen.

In diesem Artikel haben wir ein Allzweckgerät vorgestellt, das die Testanforderungen einer Vielzahl elektronischer Komponenten erfüllen kann und über eine entsprechend große Anzahl halbunabhängiger Quellen-Messkanäle verfügt. Dieses neue Tool erfüllt einen wichtigen Bedarf zum Testen immer komplexerer Schaltkreise und minimiert gleichzeitig die Fälle, in denen ein gesamtes PCB-basiertes System so entworfen werden muss, dass es die Anforderungen des zu testenden Geräts erfüllt. Wir stellen fest, dass wichtige Faktoren für den Aufbau einer solchen Instrumentierung sind: (a) die Verfügbarkeit von FPGAs mit einer großen Anzahl von Pins (die eine hohe Parallelität ermöglichen), (b) zunehmend zugängliche mehrschichtige Leiterplatten, (c) die Verbesserung diskreter Komponenten wie z Verstärker und Netzteile.

Wichtig ist, dass das vorgestellte Gerät mit den Spezifikationen mehrerer etablierter Tischgeräte mithalten kann und dennoch in einem kleineren Desktop-Format bleibt. Tabelle 2 fasst die erreichten zentralen Leistungskennzahlen zusammen und vergleicht sie mit anderen, etablierten Instrumenten in diesem Bereich. Unsere Ergebnisse zeigen, wie Parallelität und Portabilität gegen Genauigkeit, aber nicht unbedingt gegen Geschwindigkeit eingetauscht werden können. Während die niedrige Abtastrate dieses Systems auf die DC-Charakterisierung beschränkt ist, ermöglicht die parallele Struktur das Einlesen von 1024 Gerätearrays unter \({50}\,\hbox {ms}\), was die erforderlichen Tests mit hohem Durchsatz erleichtert durch neue Technologien. Trotz Abstrichen bei der Genauigkeit sind wir immer noch an dem Punkt angelangt, an dem das Instrument seine eigenen Leckströme messen sowie alle erforderlichen Grundrauschen einstellen und messen kann (siehe Abb. 5). Darüber hinaus ist die erreichte Genauigkeit, wie die Beispielanwendungen zeigen, mehr als ausreichend, um die Anforderungen verschiedenster elektronischer Technologien zu unterstützen. Wir gehen daher davon aus, dass dieses neue Tool die Entwicklung und den Einsatz neuer Elektronengerätetechnologien in neuen Anwendungen erheblich unterstützen wird, bei denen Lese-/Schreibparallelität und Geschwindigkeit auf Datenebene von größter Bedeutung sein können. Abschließend erkennen wir an, dass die Portabilität des vorgeschlagenen Instruments für ein Laborerlebnis zu Hause von Vorteil sein kann, insbesondere angesichts der zum Zeitpunkt des Verfassens dieses Artikels andauernden globalen Pandemie.

Zusammenfassend gehen wir davon aus, dass in Zukunft vielseitige, tragbare Instrumente, die immer komplexere, nicht genauigkeitskritische Schaltkreise bedienen können, immer häufiger eingesetzt werden und die Forschung an elektronischen Geräten, Komponenten, Chips usw. ähnlich wie Raspberry Pi und Arduino beschleunigen und demokratisieren wird Systeme für die Embedded-Software-Forschung geleistet haben. Wir hoffen, dass dieses neue Instrument eine wichtige Rolle bei der Verwirklichung dieser Vision spielen und als konkretes Beispiel dafür dienen wird, wie solche Systeme entwickelt werden können und welche Fähigkeiten sie erreichen können.

Die im Rahmen dieser Studie generierten und analysierten Datensätze sind in den Zusatzinformationsdateien enthalten. Die Python-basierte Softwareschnittstelle ist im arc2control-Repository verfügbar, https://github.com/arc-instruments/arc2control.

Burr-Brown Corporation. INA111-Datenblatt (1998).

Analoge Geräte. AD558 Datenblatt (2017).

Chang, W., See, K. & Hu, B. Charakterisierung von Komponenten unter Gleichstrom-Vorspannungsbedingungen unter Verwendung eines induktiven Kopplungsansatzes. IEEE Trans. Instrument. Mess. 59, 2109–2114 (2010).

Artikel Google Scholar

Upadhye, M. & Sathe, AP Ein integriertes PC-basiertes System zur Messung verschiedener Parameter für in der Industrie verwendete Zwei-Terminal-Geräte. IEEE Trans. Instrument. Mess. 41, 706–709 (1992).

Artikel Google Scholar

Stanford-Forschungssystem. SRA856A Datenblatt (2015).

Tektronix. Tektronix MDO34 Datenblatt (2022).

Strukov, DB et al. Der fehlende Memristor wurde gefunden. Natur 453, 80–83 (2008).

Artikel ADS CAS Google Scholar

Stathopoulos, S. et al. Eine elektrische Charakterisierungsmethode zum Benchmarking memristiver Gerätetechnologien. Wissenschaft. Rep. 9, 1–10 (2019).

Artikel ADS Google Scholar

Serb, A. et al. Bayesianische Inferenz auf Hardwareebene. In Neural Information Processing Systems (2017).

Berdan, R. et al. Ein \(\mu \)-Controller-basiertes System zur Verbindung von selektorlosen RRAM-Crossbar-Arrays. IEEE Trans. Elektronengeräte62 (2015).

Xing, J. et al. Ein FPGA-basiertes Instrument zur Massen-RRAM-Charakterisierung mit ns-Pulsauflösung. IEEE Trans. Schaltungen Syst. I: Regular Papers 818–826 (2016).

Nugent, A. Knowm Memristor Discovery-Handbuch (2019).

Linn, E. et al. Komplementäre Widerstandsschalter für passive Nanocrossbar-Speicher. Nat. Mater. 9, 403–406 (2010).

Artikel ADS CAS Google Scholar

Serb, A. et al. Praktische Bestimmung der Widerstandszustände einzelner Elemente in wähllosen RRAM-Arrays. IEEE Trans. Schaltungen Syst. Ich: Regul. Papiere 63, 827–835 (2016).

Artikel MathSciNet Google Scholar

Chen, A. Ein umfassendes Crossbar-Array-Modell mit Lösungen für Leitungswiderstand und nichtlineare Geräteeigenschaften. IEEE Trans. Elektr. Geräte 60, 1318–1326 (2013).

Artikel ADS Google Scholar

Sivan, M. et al. Alle WSe2 1T1R-resistiven RAM-Zellen für zukünftige monolithische 3D-Embedded-Speicherintegration. Nat. Komm. 10, 5201 (2019).

Artikel ADS Google Scholar

Stathopoulos, S. et al. Multibit-Speicherbetrieb von Metalloxid-Doppelschicht-Memristoren. Wissenschaftliche Berichte 17532 (2017).

Texas Instruments. OPA3S328 Datenblatt (2020).

NXP Semiconductors. LPC1769 Datenblatt (2020).

Wust, D. et al. Prototyping von Memristoren in einem digitalen System mit einer fpga-basierten Testumgebung. Im Jahr 2017 27. Internationales Symposium zur Modellierung, Optimierung und Simulation von Leistung und Timing (PATMOS), 1–7 (2017).

Wang, Y. et al. Hochgeschwindigkeits-Testsystem für Stromimpulse für Phasenwechselspeichervorrichtungen. J. Phys. Konf. Ser. 1237, 042064 (2019).

Artikel CAS Google Scholar

Merced-Grafals, E. et al. Wiederholbare, genaue und schnelle Mehrebenenprogrammierung von Memristor-1t1r-Arrays für energieeffiziente analoge Computeranwendungen. Nanotechnologie 27, 365202 (2016).

Artikel Google Scholar

Arc-Instrumente. Memristor Characterization Platform Benutzerhandbuch (2017).

Jouppi, NP Designimplikationen von Memristor-basierten RRAM-Kreuzpunktstrukturen. Im Jahr 2011 Design, Automation & Test in Europe, 1–6 (IEEE, 2011).

ARM Ltd. AMBA AXI- und ACE-Protokollspezifikation (2021).

CESYS. AXI-FX3-Schnittstelle v1.2 (2017).

Zypresse. EZ-USB FX3 SuperSpeed USB-Controller (2018).

DIGILT. Analog Discovery 2\(^{\rm TM}\) Referenzhandbuch (2015).

Keithley. Technische Daten zum Halbleitercharakterisierungssystem, Keithley 4200-SCS. (2009).

Referenzen herunterladen

Diese Arbeit wurde zum Teil durch das Programm des Engineering and Physical Sciences Research Council (EPSRC) im Rahmen des Functional Oxide Reconfigurable Technologies (FORTE) Grant EP/R024642/1 und zum Teil durch ein SYnaptisch verbundenes Gehirn-Silizium-Neural-Closed-Loop-Hybridsystem (SYNCH) unterstützt ) im Rahmen des Grant H2020-FETPROACT-2018-01 und teilweise vom RAEng Chair in Emerging Technologies im Rahmen des Grant CiET1819/2/93.

Centre for Electronics Frontiers, Zepler Institute, University of Southampton, Southampton, Großbritannien

Patrick Foster, Jinqi Huang und Spyros Stathopoulos

School of Engineering, University of Edinburgh, Edinburgh, Großbritannien

Alex Serb & Themis Prodromakis

Fakultät für Elektrotechnik und Elektronik, Imperial College London, London, Großbritannien

Christos Papavassiliou

ArC Instruments, Southampton, Großbritannien

Alex Serb, Christos Papavassiliou und Themis Prodromakis

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PF entwarf die Hardware mit Unterstützung von CP und führte Experimente durch, JH entwarf die FPGA-Konfiguration, SS entwarf die Software für den Betrieb des Instruments. AS und TP leiteten das Projekt und überwachten die Arbeiten. PF, JH und AS haben das Manuskript entworfen und überarbeitet. Alle Autoren haben das Manuskript gelesen und genehmigt.

Korrespondenz mit Patrick Foster.

ArC Instruments ist Eigentum von AS, CP und TP. PF, JH und SS erklären keine konkurrierenden Interessen.

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Nachdrucke und Genehmigungen

Foster, P., Huang, J., Serb, A. et al. Ein FPGA-basiertes System zum allgemeinen Testen elektronischer Geräte. Sci Rep 12, 13912 (2022). https://doi.org/10.1038/s41598-022-18100-3

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Eingegangen: 31. Januar 2022

Angenommen: 05. August 2022

Veröffentlicht: 17. August 2022

DOI: https://doi.org/10.1038/s41598-022-18100-3

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