Die Aufrechterhaltung des Mooreschen Gesetzes wird immer komplizierter

Es gab eine Zeit, eigentlich Jahrzehnte, in der man zur Herstellung eines besseren Computerchips nur kleinere Transistoren und schmalere Verbindungen brauchte. Diese Zeit ist längst vorbei und auch wenn Transistoren weiterhin etwas kleiner werden, ist es nicht mehr sinnvoll, sie einfach kleiner zu machen. Die einzige Möglichkeit, das exponentielle Tempo der Datenverarbeitung jetzt aufrechtzuerhalten, ist ein System namens System Technology Co-Optimization (STCO), argumentierten Forscher auf der ITF World 2023 letzte Woche in Antwerpen, Belgien. Es geht um die Fähigkeit, Chips in ihre Funktionskomponenten zu zerlegen, für jede Funktion die optimale Transistor- und Verbindungstechnologie zu verwenden und sie wieder zusammenzufügen, um ein besser funktionierendes Ganzes mit geringerem Stromverbrauch zu schaffen.

„Dies führt uns zu einem neuen Paradigma für CMOS“, sagt Imec-Forschungs- und Entwicklungsleiterin Marie Garcia Bardon. CMOS 2.0, wie die in Belgien ansässige Nanotechnologie-Forschungsorganisation es nennt, ist eine komplizierte Vision. Aber es könnte der praktischste Weg nach vorne sein, und Teile davon sind bereits in den modernsten Chips von heute erkennbar.

In gewisser Weise sei die Halbleiterindustrie durch die Jahrzehnte vor etwa 2005 verdorben gewesen, sagt Julien Ryckaert, Vizepräsident für Forschung und Entwicklung bei Imec. Während dieser Zeit konnten Chemiker und Gerätephysiker regelmäßig einen kleineren, leistungsschwächeren und schnelleren Transistor herstellen, der für jede Funktion auf einem Chip verwendet werden konnte und zu einer stetigen Steigerung der Rechenleistung führte. Doch nicht lange danach begannen sich die Räder von diesem Plan zu lösen. Gerätespezialisten könnten hervorragende neue Transistoren entwickeln, aber diese Transistoren ermöglichten keine besseren, kleineren Schaltkreise wie den SRAM-Speicher und Standard-Logikzellen, die den Großteil der CPUs ausmachen. Als Reaktion darauf begannen Chiphersteller, die Barrieren zwischen Standardzellendesign und Transistorentwicklung abzubauen. Das als Design Technology Co-Optimization (DTCO) bezeichnete neue Schema führte zu Geräten, die speziell für die Herstellung besserer Standardzellen und Speicher entwickelt wurden.

Aber DTCO reicht nicht aus, um die Datenverarbeitung am Laufen zu halten. Die Grenzen der Physik und der wirtschaftlichen Realität haben sich verschworen, um den Weg zum Fortschritt mit einem Einheitstransistor zu erschweren. Physikalische Grenzen haben beispielsweise verhindert, dass die CMOS-Betriebsspannung unter etwa 0,7 Volt absinkt, was den Fortschritt beim Stromverbrauch verlangsamt, erklärt Anabela Veloso, Chefingenieurin bei Imec. Die Umstellung auf Multicore-Prozessoren hat dazu beigetragen, dieses Problem eine Zeit lang zu lindern. Mittlerweile wurde es aufgrund der Input-Output-Grenzen immer notwendiger, die Funktionen mehrerer Chips auf dem Prozessor zu integrieren. Sie integrieren also zusätzlich zu einem System-on-Chip (SoC) mit mehreren Instanzen von Prozessorkernen auch Netzwerk-, Speicher- und häufig spezielle Signalverarbeitungskerne. Diese Kerne und Funktionen haben nicht nur unterschiedliche Leistungs- und andere Anforderungen, sie können auch nicht im gleichen Tempo kleiner gemacht werden. Selbst der Cache-Speicher der CPU, SRAM, verkleinert sich nicht so schnell wie die Logik des Prozessors.

Dinge aus der Fassung zu bringen, ist ebenso ein philosophischer Wandel wie eine Sammlung von Technologien. Laut Ryckaert bedeutet STCO, ein System-on-Chip als eine Sammlung von Funktionen wie Stromversorgung, I/O und Cache-Speicher zu betrachten. „Wenn man anfängt, über Funktionen nachzudenken, wird einem klar, dass ein SoC kein homogenes System ist, sondern nur Transistoren und Verbindungen“, sagt er. „Es sind Funktionen, die für unterschiedliche Zwecke optimiert sind.“

Im Idealfall könnten Sie jede Funktion mit der für sie am besten geeigneten Prozesstechnologie aufbauen. In der Praxis bedeutet das meist, dass jeder auf einem eigenen Siliziumsplitter oder Chiplet aufgebaut wird. Dann würden Sie diese mithilfe von Technologien wie fortschrittlichem 3D-Stacking zusammenfügen, sodass alle Funktionen so funktionieren, als ob sie auf demselben Stück Silizium wären.

Beispiele für dieses Denken finden sich bereits in fortschrittlichen Prozessoren und KI-Beschleunigern. Intels Hochleistungs-Rechnerbeschleuniger Ponte Vecchio (jetzt Intel Data Center GPU Max genannt) besteht aus 47 Chiplets, die mit zwei verschiedenen Verfahren hergestellt werden, jeweils von Intel und Taiwan Semiconductor Manufacturing Co. AMD verwendet bereits unterschiedliche Technologien für das I/O-Chiplet und Rechen-Chiplets in seinen CPUs, und es hat vor kurzem damit begonnen, SRAM für den High-Level-Cache-Speicher des Rechen-Chiplets herauszutrennen.

Imecs Roadmap zu CMOS 2.0 geht noch weiter. Der Plan erfordert eine weitere Verkleinerung der Transistoren, die Verlegung von Strom- und möglicherweise Taktsignalen unter dem Silizium einer CPU sowie eine immer engere 3D-Chip-Integration. „Wir können diese Technologien nutzen, um die verschiedenen Funktionen zu erkennen, das SoC aufzulösen und es wieder zu integrieren, um sehr effizient zu sein“, sagt Ryckaert.

Transistoren werden im Laufe des kommenden Jahrzehnts ihre Form verändern, aber auch das Metall, das sie verbindet, wird sich ändern. Letztendlich könnten Transistoren gestapelte Geräte sein, die aus 2D-Halbleitern anstelle von Silizium bestehen. Stromversorgung und andere Infrastruktur könnten unter den Transistoren liegen.Imec

Große Chiphersteller stellen bereits von den FinFET-Transistoren, die das letzte Jahrzehnt von Computern und Smartphones angetrieben haben, auf eine neue Architektur um, Nanosheet-Transistoren [siehe „Der Nanosheet-Transistor ist der nächste (und vielleicht letzte) Schritt in Moores Gesetz“]. Letztendlich werden zwei Nanoblatttransistoren übereinander aufgebaut, um den komplementären FET oder CFET zu bilden, der laut Velloso „das Nonplusultra in der CMOS-Skalierung darstellt“ [siehe „3D-Stacked CMOS bringt Moores Gesetz auf ein neues Niveau“].

Da diese Geräte kleiner werden und ihre Form ändern, besteht eines der Hauptziele darin, die Größe von Standard-Logikzellen zu verringern. Dies wird normalerweise in der „Spurhöhe“ gemessen – im Grunde die Anzahl der Metallverbindungsleitungen, die in die Zelle passen. Fortgeschrittene FinFETs und frühe Nanoblatt-Geräte sind sechsspurige Zellen. Die Umstellung auf fünf Spuren erfordert möglicherweise ein Zwischendesign namens Forksheet, das die Geräte enger zusammendrückt, ohne sie zwangsläufig kleiner zu machen. CFETs reduzieren dann die Zellen auf vier Spuren oder möglicherweise weniger.

Spitzentransistoren sind bereits dabei, von der Fin-Feldeffekttransistor-Architektur (FinFET) auf Nanoblätter umzusteigen. Das ultimative Ziel besteht darin, zwei Geräte in einer CFET-Konfiguration übereinander zu stapeln. Das Forksheet kann ein Zwischenschritt auf dem Weg sein.Imec

Laut Imec werden Chiphersteller mithilfe der nächsten Generation der Extrem-Ultraviolett-Lithographie von ASML in der Lage sein, die für diesen Fortschritt erforderlichen feineren Strukturen herzustellen. Diese als EUV mit hoher numerischer Apertur bezeichnete Technologie befindet sich derzeit bei ASML in der Entwicklung, und Imec steht als nächstes für die Auslieferung an. Eine Erhöhung der numerischen Apertur, ein optischer Begriff, der sich auf den Winkelbereich bezieht, über den ein System Licht sammeln kann, führt zu präziseren Bildern.

Die Grundidee von Backside-Power-Delivery-Netzwerken besteht darin, alle Verbindungen, die Strom (im Gegensatz zu Datensignalen) senden, von oberhalb der Siliziumoberfläche zu entfernen und darunter zu platzieren. Dies sollte einen geringeren Leistungsverlust ermöglichen, da die Strom liefernden Verbindungen größer und weniger widerstandsfähig sein können. Außerdem wird dadurch oberhalb der Transistorschicht Platz für signalführende Verbindungen frei, was möglicherweise zu kompakteren Designs führt [siehe „Chips der nächsten Generation werden von unten mit Strom versorgt“].

Zukünftig könnten noch mehr auf die Rückseite des Siliziums verlegt werden. Beispielsweise könnten sogenannte globale Verbindungen – solche, die (relativ) große Entfernungen überbrücken, um Takt- und andere Signale zu übertragen – unter dem Silizium verlegt werden. Oder Ingenieure könnten aktive Stromversorgungsgeräte wie elektrostatische Entladungsschutzdioden hinzufügen.

Es gibt mehrere Möglichkeiten, die 3D-Integration durchzuführen, aber die fortschrittlichsten sind heute Wafer-zu-Wafer- und Die-zu-Wafer-Hybridbonden [siehe „3 Wege, wie die 3D-Chip-Technologie das Computing auf den Kopf stellt“]. Diese beiden bieten die höchste Verbindungsdichte zwischen zwei Siliziumchips. Aber diese Methode erfordert, dass die beiden Dies zusammen entworfen werden, damit ihre Funktionen und Verbindungspunkte übereinstimmen und sie als ein einziger Chip fungieren können, sagt Anne Jourdain, leitende Mitarbeiterin des technischen Personals. Imec R&D ist auf dem besten Weg, in naher Zukunft Millionen von 3D-Verbindungen pro Quadratmillimeter herstellen zu können.

CMOS 2.0 würde die Disaggregation und heterogene Integration auf die Spitze treiben. Je nachdem, welche Technologien für die jeweiligen Anwendungen sinnvoll sind, könnte daraus ein 3D-System entstehen, das Schichten eingebetteten Speichers, E/A- und Stromversorgungsinfrastruktur, hochdichte Logik, Logik mit hohem Antriebsstrom und riesige Mengen an Cache-Speicher umfasst.

Um an diesen Punkt zu gelangen, bedarf es nicht nur der Technologieentwicklung, sondern auch der Werkzeuge und Schulungen, um zu erkennen, welche Technologien ein System tatsächlich verbessern würden. Wie Bardon betont, haben Smartphones, Server, Beschleuniger für maschinelles Lernen sowie Augmented- und Virtual-Reality-Systeme alle sehr unterschiedliche Anforderungen und Einschränkungen. Was für den einen Sinn macht, kann für den anderen eine Sackgasse sein.